『メモリに関して』 の クチコミ掲示板

[(-0w0-)]

PCメモリに関しての質問です。

DDR5-6000 CL30-40-40-96 1.40V
DDR5-6000 CL32-38-38-96 1.40V

上記2種類のどちらが性能的に上になるのでしょうか。
(F5-6000J3040G32GX2-TZ5NR or F5-6000J3238G32GX2-TZ5NR)

書込番号：25396855

[揚げないかつパン]

下の方がレイテンシが少ないから下になると思います。
CL32がHynixでは？

書込番号：25396860　スマートフォンサイトからの書き込み

[小豆芝飼いたい]

今からご購入なら、24Gbチップのモジュールが電圧も下がっててよさそうですよ。

書込番号：25396862　スマートフォンサイトからの書き込み

[(-0w0-)]

＞揚げないかつパンさん
CL30-40-40-96 1.40V が Gskill F5-6000J3040G32GX2-TZ5NR
CL32-38-38-96 1.40V が Gkill F5-6000J3238G32GX2-TZ5NR
です。

書込番号：25396868

[揚げないかつパン]

えっと、ごめんCL30とCL32ですね。
それでセカンドとサードが40と38ですね。

これほとんど差が無いです。
はっきり言えば総レイテンシではほぼ差が出ないです。
CL30の方がHynix AでCL32がHynix Mかなとは思う。

実際問題tRPは変わらないから、ほぼ差は出ないです。
さらに手動OCするならCL30の方が速いとは思いますが、現在のパラメータではほぼ差はないでしょう。

書込番号：25396883

[Solare]

Gkill F5-6000J3238G32GX2-TZ5NRこちらはHynixチップみたいですが、Gskill F5-6000J3040G32GX2-TZ5NRこちらはちょっと探しきれませんでした(^^;

Hynix確定のGkill F5-6000J3238G32GX2-TZ5NR・・こちらお勧めしておきます。

どうも上の方はSamsungのような気はします。

ただしEXPOで6000で使用ならどちらも問題ないと思います。

自分も買ってみましたが確かにクロックのわりにクロックは回りますが、メモリー設定という意味では今のところA-Dieかなという感じ。

書込番号：25397024

[揚げないかつパン]

CL30の方はこれだと思う。
https://www.tomshardware.com/reviews/gskill-trident-z5-neo-rgb-ddr5-6000-c30-review-perfect-together-with-ryzen-7000

書込番号：25397057　スマートフォンサイトからの書き込み

[揚げないかつパン]

ごめんなさい、どうも違うみたいですね。。。

書込番号：25397061

[Solare]

書き方まずかったですが最後のクロック回るけどというのは24GBチップの話です。

これはHynixの場合新しいプロセスのM-Dieみたいですが、自分もこれの8200を買ってみましたが、詰めるとなるとA-Dieの方が今のとこ良い感じです。

またBIOS変われば変わる可能性もあるので今のところですね。

書込番号：25397065

[(-0w0-)]

皆さんありがとうございます
参考になりました

書込番号：25397293

[ムアディブ]

一般的には、CAS Latencyが一番重要なパラメータ

DDRの回路設計はしたことない郎取るですけど、、、
https://sites.google.com/site/dejitarudezainfan/denshi-kairo-no-zatsugaku/dimmsupekkuno-mikata

基本的には、1つのRowアドレスに対して複数のColumnアドレスに連続してアクセスすることが出来ます。
この機能をCPUが使ってないと無意味ないんですけど、使えるケースがあるなら性能は上げられる道理です。

ダイナミックメモリーの基本的な構造として、Rowアドレスを与えると1Row (この場合1行) が選択されてまるまる制御回路にあるセンスアンプに送られます。この時点でメモリーセルのデータは1Row分破壊されます。この経路はチップの端から端まで信号が到達しなければならないので時間が掛かります。

で、次にColumnアドレスを与えて、制御回路に入ってきたデータのうち、Columnアドレスに該当するデータを抜き出してデータバスに送信します。

バッファには同じRowアドレスの別Columnのデータは残ってますので、次にそれを選択すれば高速に連続的にデータにアクセスすることができます。

以上のオペレーションが済んだバッファのデータはまた、1Rowまるごとメモリーセルに格納されます。(変更が無くてもリフレッシュされる)
この周期の制約がtRP+tRAS (3番目と4番目の数字) です。
従って、tRCDが速くてもtRASの制約で高速に回すことはできませんので、高速に回すことが出来るtCLの方が性能が高くなる可能性があります。(あくまで可能性)

まぁ、そもそもCAS Latencyであっても、たいして実測された性能に貢献しない (数字以上に体感が良くなるという人は居る) ので果たして測定可能かは疑問だけど。

書込番号：25397369

[ムアディブ]

解説忘れてた。
4つの数字は順に
CAS Latency（CL）、Row Column Delay（tRCD）、Row Precharge Time（tRP）、Row Active Time（tRAS）
です。

書込番号：25397372

[ムアディブ]

もいっこ忘れてた。

CAS = Column Address Strobe です。

Column番地をICに与えて読み込ませる切欠の信号ですね。
昔は非同期だったので、RAS, CASがクロック代わりでした(なんか矛盾した説明だな、、、)。Strobeと呼ぶのはそのときの名残でしょうね。

書込番号：25397386

[揚げないかつパン]

＞ムアディブさん

ダイナミックメモリーの基本的な構造として、Rowアドレスを与えると1Row (この場合1行) が選択されてまるまる制御回路にあるセンスアンプに送られます。この時点でメモリーセルのデータは1Row分破壊されます。この経路はチップの端から端まで信号が到達しなければならないので時間が掛かります。

この部分がどう考えてもおかしいと思うので、質問させていただきます。
まず、セルに対して1セル分については破壊されるというよりもコンデンサに保存された電荷を解放することで、そのオンオフをセンスアンプで増幅してデータ値を取得する関係からデータをリフレッシュというか書き戻す必要性については同意しますが、1Row分を全部取得してリフレッシュするのはなぜですか？
その構成の場合、1Row分のセンスアンプが必要になるので１バンク辺り8K分のセンスアンプとバッファが必要で読んだ後で全部のセルをリフレッシュする必要性があります。
また、セルが低速でバンク分けを行っている説明もできないです。
DDR4では確か4グループ4バンクの合計16バンクに分けて順次走査するのがその構造だったと思います。
これは1つの素子の速度の上限がDRAMの特性から200-300MHzが上限でそれ以上の速度が出ないからですよね？1Row分を全部バッファに落とすならバンクを分ける必要性は何でしょうか？
個人的にはカラムデコーダでセルを選択する際に取得するセルが1つであるので、バンクを分けることで見かけの速度を上げていると解釈をしています。
Rowのサイクルタイムが長いのはデータを取得する際にRow毎ですべてのセルへのリフレッシュロックをかけてるので、Rowを切り替える際に必ずリフレッシュして1Row分のすべてのセルのリフレッシュが終わるまで次のRowに移動できないため、Rowの切り替え時間がカラムの移動時間より長くかかると考えています。
個人的にはなぜ1Row分全部のデータを取得しセンスアンプに送って大きなバッファを付けるのか？ということとそれならバンクを分ける必要性はないし、DDR5で32バンクにした意味もないです。
バンク分けしてセンスアップする時間を16サイクル分待てるデコーダー構成にしている意味がなくなります。
この辺りはどうお考えですか？
なんかDRAMの設計をしたことがあるみたいな記載ですが本当ですか？それなら答えられますよね？

書込番号：25398390